웨이퍼를 꽉 채워도 못 판다? 반도체 수율의 비밀

Mateo Kyeong

8월 25일

3분 분량

웨이퍼를 꽉 채워도 모두 팔 수는 없다

반도체 웨이퍼를 커다란 피자라고 생각해 보겠습니다. 피자를 조각내듯 둥근 웨이퍼 위에도 같은 회로를 반복해 여러 칩을 만듭니다. 하지만 눈에 보이지 않는 먼지가 회로를 끊거나 여러 층의 패턴이 조금만 어긋나도 그 칩은 검사에서 탈락합니다.

이때 웨이퍼에서 사용할 수 있는 양품 칩의 비율을 반도체 수율(Yield)이라고 합니다. 삼성전자 반도체는 이를 웨이퍼 한 장의 최대 칩 수 가운데 실제로 생산된 정상 칩의 비율로 설명하며, Intel도 가공된 웨이퍼에서 사용할 수 있는 다이의 비율로 정의합니다.[1]

100개를 만들고 90개가 합격하면 수율은 90%

초보자라면 다음 식만 기억해도 충분합니다.

수율(%) = 양품으로 판정된 칩 수 ÷ 검사한 전체 칩 수 × 100

검사한 칩 100개 중 90개가 정상이라면 수율은 90%입니다. 실제 공장에서는 웨이퍼 전기검사, 패키징, 최종검사 등 단계별 수율을 따로 관리하므로 숫자가 어느 단계의 것인지 확인해야 합니다. 웨이퍼 상태에서 각 칩의 전기적 동작을 검사하는 과정을 EDS 또는 웨이퍼 소트라고 합니다.[3]

반도체 수율이 오르면 왜 칩 원가가 내려갈까?

웨이퍼와 가스·약품, 장비에 들어간 비용은 불량이 생겨도 되돌아오지 않습니다. 같은 비용이라면 판매 가능한 칩이 많을수록 양품 한 개가 부담하는 제조비가 낮아집니다.

가공비가 100만 원이라고 단순화하면 양품 90개일 때 개당 약 1만 1,100원, 70개일 때 약 1만 4,300원입니다. 실제 원가 항목은 더 많지만 수율과 원가의 관계는 분명합니다.

수율이 높아지면 다음 효과가 함께 나타납니다.

같은 웨이퍼에서 판매 가능한 칩이 늘어납니다.
양품 한 개당 제조원가가 낮아집니다.
동일한 설비로 더 많은 제품을 공급할 수 있습니다.
공정이 안정돼 생산계획을 세우기 쉬워집니다.

불량은 먼지 하나에서 시작될 수 있다

사람에게는 티끌인 파티클도 미세 회로에는 큰 장애물입니다. 웨이퍼 표면의 입자, 금속과 유기물은 패턴 결함이나 전기 특성 저하를 일으킬 수 있습니다.[4]

수율을 떨어뜨리는 원인은 크게 우연 결함과 반복 결함으로 나눠 볼 수 있습니다.

우연 결함: 파티클, 흠집, 재료 결함처럼 위치가 흩어지는 문제
반복 결함: 정렬, 초점, 온도, 압력과 공정 균일도처럼 비슷한 조건에서 되풀이되는 문제

노광에서는 회로층이 포개지는 정확도인 오버레이와 초점이 중요합니다. ASML은 이를 웨이퍼 여러 위치에서 측정합니다.[5] 식각·증착 결과가 중앙과 가장자리에서 달라도 일부 칩이 기준을 벗어납니다.

웨이퍼 위 양품 칩과 검사에서 불합격한 칩이 색상으로 구분된 모습 — 같은 웨이퍼에서 생산된 칩도 검사 결과에 따라 양품과 불량품으로 나뉩니다.

SK하이닉스 · 삼성 반도체·로봇 설계 취업을 위한 카티아 반도체 클러스터 장비·로봇 설계·해석 AI 취업캠프

웨이퍼맵은 불량이 남긴 발자국이다

검사 뒤에는 칩별 결과를 표시한 웨이퍼맵을 만듭니다. 불량의 위치와 모양을 보여주는 지도입니다.

불량이 점처럼 흩어지면 파티클이나 재료 결함을 의심할 수 있습니다.
가장자리에 몰리면 온도·가스·막 두께의 균일도를 살펴봅니다.
일정하게 반복되거나 한쪽에 뭉치면 노광, 이송, 정렬과 장비 부품을 추적합니다.

지도 모양만 보고 원인을 확정할 수는 없습니다. 검사값과 공정 조건, 장비·자재 이력을 함께 비교해야 합니다. KLA도 공간적 결함 패턴을 분류해 공정 문제의 단서를 찾는 분석 방식을 제공합니다.[6]

웨이퍼 가장자리에 불량 칩이 집중된 공간적 결함 패턴 — 웨이퍼맵의 불량 분포는 공정과 장비 문제를 추적하는 중요한 단서입니다.

칩이 커질수록 수율 관리가 어려워지는 이유

같은 빗속에서는 작은 우산보다 큰 우산이 빗방울을 맞기 쉽습니다. 칩도 비슷해 결함 밀도가 같다면 면적이 클수록 결함을 포함할 가능성이 커집니다. Intel도 수율이 다이 크기와 결함 밀도의 영향을 받는다고 설명합니다.[2]

큰 칩이 무조건 불리한 것은 아닙니다. 예비 회로, 결함 우회 구조와 공정 성숙도에 따라 결과가 달라집니다. 작은 칩렛을 조합하는 방식에는 큰 단일 칩의 수율 부담을 나누려는 목적도 있습니다.

넓은 반도체 다이 표면의 미세 파티클이 회로 패턴에 영향을 주는 모습 — 결함 밀도가 같다면 면적이 큰 칩일수록 결함을 포함할 가능성이 커집니다.

장비는 ‘한 번 성공’보다 ‘계속 같은 결과’가 중요하다

장비에서 중요한 질문은 “작동했는가?”가 아닙니다. 수많은 웨이퍼에서도 같은 결과를 내는지가 핵심입니다. 목표에 가까운 정확도와 같은 동작의 결과가 모이는 반복정밀도를 함께 관리해야 합니다.

장비 엔지니어가 수율 관점에서 확인할 항목은 다음과 같습니다.

스테이지와 로봇의 위치·정렬 반복성
진동이 노광·측정과 박막 형성에 미치는 영향
챔버의 온도·압력·가스 유량 균일도
웨이퍼 이송 중 미끄러짐, 충격과 흠집 발생 여부
파티클이 쌓이는 구조와 세정·정비 편의성
장비와 챔버 사이 결과 차이

센서값이 기준 안에 있어도 드리프트, 정비 후 변화와 특정 생산 묶음의 이상을 살펴야 합니다. 삼성전자 반도체도 핵심 변수를 측정·감시·개선하는 폐루프 관리로 공정 변동을 줄인다고 설명합니다.[7]

정밀 스테이지와 진공 챔버 및 웨이퍼 이송로봇으로 구성된 반도체 장비 — 장비의 위치 반복성, 공정 균일도와 이송 안정성은 반도체 수율에 직접 연결됩니다.

수율은 한 부서가 아니라 공장 전체의 공동 성적표다

수율은 공정기술자만의 일이 아닙니다. 설계팀은 결함에 강한 회로를 만들고, 공정팀은 조건을 안정화하며, 장비팀은 정밀도와 반복성을 지킵니다. 검사·데이터팀은 이상을 발견하고 기록을 연결합니다.

개선은 발견 → 지도화 → 조건 비교 → 원인 검증 → 수정 → 재발 감시로 이어집니다. 불량을 골라내는 데 그치지 않고 다음 웨이퍼에서 반복되지 않게 만드는 과정입니다.

반도체 수율은 단순한 합격률이 아니라 원가와 공급량, 공정 성숙도와 장비 안정성을 압축한 지표입니다. 높은 수율은 화려한 한 번보다 같은 좋은 결과를 꾸준히 만드는 능력에서 나옵니다.

반도체 엔지니어가 웨이퍼맵과 장비 데이터를 비교하며 불량 원인을 분석하는 모습 — 수율 개선은 불량 위치와 공정·장비 이력을 연결해 원인을 검증하는 과정입니다.

출처

번호	발행기관	자료명	발행일	활용 내용	자료 유형
1	Samsung Semiconductor	Yield	미표기, 2026-08-25 확인	반도체 수율의 정의와 생산성 관계	기업 공식 용어자료
2	Intel	Explaining Common Chip Terms	2025-04-22	사용 가능한 다이 비율과 다이 크기·결함 밀도의 영향	기업 공식 기술자료
3	Samsung Semiconductor	Electrical Die Sorting	미표기, 2026-08-25 확인	웨이퍼 상태의 칩 검사와 양품·불량 구분	기업 공식 공정자료
4	Samsung Semiconductor	Cleaning Process	미표기, 2026-08-25 확인	파티클과 오염이 패턴·전기 특성에 미치는 영향	기업 공식 공정자료
5	ASML	Measuring Accuracy	미표기, 2026-08-25 확인	노광 오버레이·초점 측정과 수율 관리	장비기업 공식 기술자료
6	KLA	Semiconductor Software Solutions	미표기, 2026-08-25 확인	공간적 결함 패턴 분류와 수율 분석	검사장비기업 공식자료
7	Samsung Semiconductor	Quality Management	미표기, 2026-08-25 확인	공정 변동 감시와 폐루프 품질 개선	기업 공식 품질자료